Радиоэлектроника

Разработка одноплатного микроконтроллера


                Министерство образования Российской Федерации
          Северокавказский Государственный Технический Университет

                   Кафедра электроники и микроэлектроники



                               Курсовая работа



                              По дисциплине  :



                                                  Выполнил:  студент   курса


                                                              группы УПЭ-991


                                                            Козидубов  Е. Н.

                                                       Принял:   Якушев В.М.



                           Ставрополь 2001
                           ТЕХНИЧЕСКОЕ ЗАДАНИЕ

       На выполнение курсовой работы по тему "Разработка одноплатного
                              микроконтроллера"

Микропроцессор ……………………………………………    к 1810 вм 88
Заданный объем РПЗУ  (кбайт)   ……………………………………….. 64
Заданный объем ОЗУ    (кбайт)   ………………………………………..  8
Паралельный порт ввода\вывода  ……………………………………    ВВ55
Включение порта ввода\вывода как  ……………….     внешнее  устройство
Режим работы максимальный



                                 Содержание

   Введение ____________________________________________________
1.   Разработка структурной схемы микроконтроллера  _______________
1. Краткое описание микропроцессорной системы   _________________
2. Описание структурной схемы микроконтроллера _________________
3. Предварительный выбор элементной базы _______________________

2.   Разработка принципиальной схемы  микроконтроллера  ___________
2.1 Разработка процессорного модуля  _____________________________
2.2 Организация памяти микроконтроллера  ________________________
2.3 Организация параллельного порта ввода/вывода _________________
2.4 Разработка схемы дешифратора адреса памяти  __________________
Заключение____________________________________________________
Список  литературы _____________________________________________



                                  вВЕДЕНИЕ

       В  данной  работе  будет  рассмотрен  один  из  вариантов  построения
микроконтроллера на основе микропроцессора 8088. С целью закркпления  знаний
пиобретенных на лекциях и приобретения навыков разработки  микропроцессорных
систем
       Разрабатываемое  устройство   является   контроллером(блок   местного
управления)  он  необходим  для   управления   устройствами   ввода   вывода
информации, для первичной обработки информации.
      Может применятся  для  запуска  электрических  двигателей,  управления
выпрямительными    вентелями    и    их    группами,    электромеханическими
переключателями, принимать и  осушествлять  первичную  обработку  данных  от
информационных датчиков.
      В обшем такой контроллер может найти применение в  различных  областях
науки  и  техники  и  даже  в  сфере   развлечения,   при   совместном   его
использовании с персональными ЭВМ и без нее тоже.



               1.Разработка структурной схемы микроконтроллера

                1.1Краткое описание микропроцессорной системы

      На рисунке 1. Приведина структурная  схема  полной   микропроцессорной
системы  (микроконтроллер),  содержащей   сам   микропроцессор,   устроуства
хранения информации блоки памяти  и  устройство  связи  системы  с  внешними
участниками  (УВВ-устройство  ввода\вывода).  Внешнее  управление  микро-ЭВМ
становится возможным и при помоши  системного  разъема  (СР)  но  по  другим
правилам  в  отличие  от  порта  ввода\вывода,  что  расширяет   возможности
контроллера, с его  помощью  может  осуществлятся  связь  с  шинами  базовой
ЭВМ(например  шины  ISA,PCI,  широко  распространенных  в  настоящее   время
персональных компьютеров типа IBM).Также этот разъем может быть  использован
при отладке работы микропроцессорной системы в целом.
      В системе присутствуют три  шины  (управления,  адреса,  данных),  они
представляют из себя проводные  линии(проводники)  соединяющие  между  собой
составные части всей системы. Шины имеют  разрядность  (4,8-разрядная,16,32)
т.е соответственно (4,8-проводников в  линии,16,32  и.т.д).Разрядность  шины
может зависеть от производительности системы. Большое количество  информации
большая шина.
      Шина данных – служет для передачи данных идуших из памяти  или  УВВ  к
процессору  или  из  процессора  в  память  т.е  она  двунаправленная.(8,16-
разрядов)
      Шина адреса - используется для указания адреса ячеек памяти или портов
ввода\вывода, ее разрядность зависит  в  основном  от  необходимого  размера
памяти (8-разрядов 256 байт, 16-раз. 64кбайт, 20-разрядов 1мбайт,  и  т.д  )

      Шина управления – передает информацию  УВВ  или  памяти  о  готовности
микропроцессора выполнить пересылку данных. По управляющей  шине  передаются
и сигналы  которые  позволяют  УВВ  или  памяти  обращатся  к  процессору  с
запросами. Разрядность этой шины зависит в основном  от  типа  используемого
процессора и количества  его управляющих (используемых)  сигналов.(не  менее
5 - разрядов )
      Из схемы видно что инициатором действий выполняемых системой  является
микропроцессор который вырабатывает сигналы управления и выдает их  на  шину
управления.  По  ней  они  подаются  на  устройства  памяти  и  УВВ,   также
процессором задается адрес выбранной  ячейки  памяти  он  подается  на  шину
адреса  и на адресные входы микросхем  памяти,  по  шене  данных  информация
идет в процессор или из него.


               2. Описание структурной схемы микроконтроллера

        Рассмотрим работу  микроконтроллера на  основе  схемы  электрической
структурной, показанной на рисунке 2.
        Микроконтроллер состоит из следующих узлов:
         . микропроцессорное ядро на основе 8088-го  микропроцессора,  схемы
           формирования  сигналов  управления(контроллер  системной  шины  в
           максимальном     режиме     работы),      внешнего      тактового
           генератора,регистры шины адреса  и буфера шины данных;
         . памяти программ ПЗУ, объемом 64 Кбайта;
         . ОЗУ, объемом 8 Кбайт ;
         . дешифратор адреса;
         . устройства ввода\вывода (параллельный интерфейс)  ;

        Схема формирования сигналов управления формирует  4  инвертированных
сигнала  IOWR  (  внешнее  устройство   запись),   IORD(внешнее   устройство
чтение),MEMR (память чтение), MEMW (память ..).В  максимальном  режиме  (МР)
работа  процессора  возможна  только  с  системным  контроллероим  К1810ВГ88
(i8288)  который  формирует  необходимые   сигналы   управления.    Тактовый
генератор вырабатывает синхронизирующие импульсы тактовой  частоты,  которые
позволяют синхронизировать работу ЭВМ и  остальных  узлов  микроконтроллера,
например  системный  контроллер  при  работе  процессора  в  МР  или  других
микропроцессоров  если  система   много-процессорная   .   Регистры   адреса
предназначены для фиксации  старшей  и  младшей  части  адреса.  Буфер  шины
данных выполняет усиление сигнала данных в двух правлениях
        ОЗУ   для    временного   хранения   данных,   основной    программы
расположенной в ПЗУ.
        Порт ввода/вывода  представляет собой двунаправленный буфер с  тремя
состояниями и предназначен для побайтного  ввода,  вывода  или  ввода/вывода
информации.



                  3.  Предварительный выбор элементной базы
        Для создания схемы электрической принципиальной  микроконтроллера  в
курсовом проекте используются интегральные микросхемы  серий  К1810,  К1533,
КР573, К537, КР580. Серия К1810  представлена  микросхемой  1810ВМ88(I8088).
Она  представляет  собой  16-битный  процессор  с  8-битовой  шиной  данных.
Микропроцессоры 8088 и 8086 имеют одинаковую архитектуру различия состоят  в
изменении разрядности шины данных.  Условно  графическое  обозначение  (УГО)
приведено на рисунке 3. Процесс выполнения любой команды  в  МП  состоит  из
следующих этапов:
        1.Извлечение кода  команды  и  операндов  (если  это  требуется)  из
памяти.
        2.Выполнение команды.
        3.Запись результата (если это требует команда).
        Как правило, эти этапы выполняются последовательно, что  приводит  к
временной  недогрузки  магистралей  микро  ЭВМ.  В  МП  процес   выполнения,
состоящий из  техже  этапов,  выполняется  в  двух  раздельных  процессорных
блоках EU и BUI  и  может  идти  паралельно.  В  функции  блока  BUI  входит
извлечение из памяти кода команды и их  операндов,  а  в  функции  блока  EU
непосредственное выполнение  команд.   За  счет  паралельной  работы  блоков
возрастает быстродействие МП БИС и магистрали микро ЭВМ  используются  более
эффективно.
         Структурная схема приведина на рисунке 4.  Блок  выполнения  команд
имеет 16-разрядный АЛУ с регистром состояний и флагом  управления,  а  также
регистры общего назначения. Все регистры и внутренние магистрали  блока  16-
разрядные. Блок не имеет связи с внешними магистралями.   На  АЛУ  поступают
коды команд из конвейера команд расположенного  в  BIU.  Если  в  результате
дешифрации кода  команды в АЛУ необходимо получение  одного  или  нескольких
операндов по внешним  магистралям  МП  БИС  ,  то  EU   запрашивает  BIU  на
получение и размещение необходимых данных в BIU.  Несмотря  на  то  что  все
адреса с которыми оперирует EU, 16-разрядные, BIU преобразует их так,  чтобы
иметь возможность адресоваться ко всему возможному   адресному  пространству
(1 Мбайт) микропроцессорной ссистемы.
        Блок сопряжения  с магистралями BIU производит все  пересылки данных
и кодов для EU. Пересылка между МП БИС и памятью или  внешними  устройствами
осуществляется по требованию  EU.  В  то  время  как  EU  занят  выполнением
команд, блок BIU получает последующие в программе коды команд  из  памяти  и
сохраняет их в конвеере команд. Конвеер может содержать до  шести  (8086)  и
до четырех (8088) кодов команд и выдовать их в EU по мере необходимости  без
загрузки внешних магистралей. Коды команд  подаются  в  EU  последовательно,
так как они  записаны  в  программе.  Если  EU  выполняет  команду  передачи
управления, в другое  место  программы,  то  BIU  очишает  конвейер  команд,
получает код команды из  нового  адреса,  передает  его  в  BIU  и  начинает
заполнять конвейер  заново  Если EU требует обрашения к памяти или  внешнему
устройству, то BIU приостанавливает  процесс получения команд в  конвейер  и
организует необходимый цикл обмена данными.
        Назначение выводов в максимальном режиме работы  1810ВМ88:
      Таблица 1.
|Об         |Вывод№  |Направл|Назначение                            |
|означение  |        |ение   |                                      |
|AD0-AD7    |9-16    |I\O    |Шина адрес\данные двунаправленная     |
|A15-A8     |2-8. 39 |O      |Шана адреса 8-15 разряды              |
|A19-A16    |35-38   |O      |Адрес 16-19 разряды                   |
|RD         |32      |O      |Строб чтения данных из памяти или ВУ  |
|READY      |22      |I      |Сигнал готовности ВУ или памяти к     |
|           |        |       |обмену данными. Если  ВУ или память   |
|           |        |       |выдает БИС READY=0, то микропроцессор |
|           |        |       |переходит в режим ожидания  который   |
|           |        |       |будет длится до прихода READY=1       |
|INTR       |18      |I      |Вход маскируемого прерывания          |
|TEST       |29      |I      |Вход програмной проверки готовности   |
|           |        |       |устройства в системе. Используется    |
|           |        |       |совместно с командой ожидания WAIT.   |
|           |        |       |Выполняя эту команду  БИС проверяет   |
|           |        |       |уровень сигнала на входе «тест». Если |
|           |        |       |TEST=0, то МП БИС переходит к         |
|           |        |       |выполнению следующей по порядку       |
|           |        |       |команды. Если TEST=1 то БИС вводит    |
|           |        |       |холостые такты Т1 и периодически с    |
|           |        |       |интервалом  5Т проверяет значение     |
|           |        |       |сигнала TEST.                         |
|NMI        |17      |I      |Вход не маскируемого прерывания       |
|RESET      |21      |I      |Сигнал начальной установки            |
|CLK        |19      |I      |Вход синхронизации  от внешнего       |
|           |        |       |генератора. Периуд синхронизации      |
|           |        |       |200-500 нс (те f= 2-5 Мгц)            |
|Vcc        |40      |       |Питающее напряжение +5в               |
|GND        |        |       |Земля                                 |
|MN\MX      |        |       |Режим работы минимальный(1)\          |
|           |        |       |максимальный(0)                       |
|LOCK       |29      |O      |Блокировка шины. Сигнал на данном     |
|           |        |       |выходе информирует устройства системы |
|           |        |       |о том что они не должны пытатся       |
|           |        |       |запрашивать шину                      |
|QS1        |24      |O      |Сигнал идентефицирующий состояние     |
|           |        |       |внутренней четырех байтовой очереди   |
|           |        |       |команд микропроцессора                |
|QS0        |25      |O      |Сигнал идентефицирующий состояние     |
|           |        |       |внутренней четырех байтовой очереди   |
|           |        |       |команд микропроцессора                |
|S1         |27      |O      |Сигнал состояния микропроцессора      |
|S0         |26      |O      |Сигнал состояния микропроцессора      |
|S2         |28      |O      |Сигнал состояния микропроцессора      |
|RQ/GT0     |30      |O      |Две одинаковые линии для передачи     |
|RQ/GT1     |31      |O      |импульсных сигналов запроса \         |
|           |        |       |подтверждения доступа к локальной     |
|           |        |       |шине(каналу) .                        |
|HIGH       |34      |-      |Всегда  «1» в максимальном режиме     |


      Микропроцессор выпускается в 40-выводном корпусе

            Сигналы микропроцессора S1 S2 S3 выдают информацию о типе  цикла
шины  микропроцессора  .  сигналы  состояния  подаются  на  контролер  шины,
который дешифрирует их и формирует расширенный набор  управляющих  сигналов.
(см.таблицу)

|S1 |S2    |S3       |Тип цикла шины                         |
|0  |0     |0        |Подтверждение прерывания               |
|0  |0     |1        |Чтение ВУ                              |
|0  |1     |0        |Запись ВУ                              |
|0  |1     |1        |Останов                                |
|1  |0     |0        |Выборка команды                        |
|1  |0     |1        |Чтение ЗУ                              |
|1  |1     |0        |Запись ЗУ                              |
|1  |1     |1        |Цикла шины нет                         |


            QS0 QS1 Сигнал  идентефицирующий  состояние  внутренней  четырех
байтовой  очереди  команд  микропроцессора  ,  действует  в  течении   такта
синхронизации после выполнения операции над очередью.

|QS0        |QS1       |Операции над очередью                  |
|0          |0         |Операции нет, в последнем такте небыло |
|           |          |выборки из очереди                     |
|0          |1         |Из очереди выбран первый байт команды  |
|1          |0         |Очередь пуста в результате  выполнения |
|           |          |команды передачи управления            |
|1          |1         |Из очереди выбран следующий байт       |
|           |          |команды                                |


            Работа микропроцессора 8088  в  максимальном  режиме  во  многом
аналогична работе в минимальном однако  изменяется  значение  8  управляющих
сигналов также работа процессора невозможна без контроллера  системной  шины
i8288 (К1810ВГ88). Условно графическое  обозначение  приведено  на  рисунке.
Структурная схема приведена на рисунке
Назначение выводов контроллера дано в таблице



|Обозначение   |Вывод     |назначение                                   |
|S0-S3         |20,19,18  |Входы сигналов состояния МП                  |
|CLK           |2         |Вход сигналов генератора тактовых импульсов  |
|AEN           |6         |Сигнал управляющий выдачей командных сигналов|
|              |          |контроллера которая осуществляется через 115 |
|              |          |нс после поступления сигнала AEN             |
|CEN           |15        |Сигнал управления выдачей командных сигналов |
|              |          |управления DEN  и PDEN. Действует как        |
|              |          |определитель возможности использования       |
|              |          |командных сигналов , формируемых контроллером|
|              |          |системной шины при 1 контроллер функционирует|
|              |          |нормально, а при 0 все командные сигналы     |
|              |          |удерживаются в неактивном состоянии. Это     |
|              |          |используется для для разделения адресного    |
|              |          |пространства и устранения конфликтов между   |
|              |          |внешними устройствами подключенными к        |
|              |          |системной шине.                              |
|IOB           |1         |Сигнал управления режимом работы контроллера |
|              |          |при 1 задается режим режим работы с шиной    |
|              |          |ввода вывода, а при 0 с системной шиной      |
|MRDC          |7         |Сигнал чтения из памяти                      |
|MWTC          |9         |Запись в память                              |
|AMWC          |8         |Опережающий сигнал записи в память           |
|IORC          |13        |Ввод информации из ВУ                        |
|IOWC          |11        |Вывод информации в ВУ                        |
|AIOWC         |12        |Опережающий сигнал вывода информации в ВУ    |
|DT/R          |4         |Направление передачи шинных формирователей   |
|DEN           |16        |Включение шинных формирователей              |
|ALE           |5         |Фиксация адресного регистра                  |
|MGE/PDEN      |17        |(При IOB=1) PDEN сигнал включения шинных     |
|              |          |формирователей                               |
|              |          |(При IOB=0) MGE он управляет считыванием     |
|              |          |номера ведомого кантроллера прерываний,      |
|              |          |подлежащего обслуживанию                     |



      Тактирование  работы   МП  БИС  (к1810ВМ88)   осушествляет   генератор
тактовых импульсов к1810ГФ84 (i8284) генератор включает  схемы  формирования
тактовых импульсов  (OSK,CLK,PCLK),  сигнала  сброса  (RESET)  ,  и  сигнала
готовности (READY). Условно графическое обозначение показано на рисунке 6.
            В описываемом контроллере  также  применяются  микросхемы  серии
К1533, это ригистры  шины адреса ИР22, буфер 1533АП6
                                    [pic]
      усиливает сигналы шину данных, логические  простые  1533ЛЛ1  и  ЛЕ1  а
также дешифратор адреса выполненый на 1533ИД7.
      Ригистры  шины  адреса  1533ИР22  предназначены  для  хранения  адреса
установленного микропроцессором, по управляющему сигналу ALE  он  появляется
каждый машинный цикл. Условнографическое обозначение  приведено  на  рисунке
7.
      Микросхема    1533АП6    восьмиканальный    двунаправленный     шинный
формирователь предназначен для усиления  по мощности сигналов   шины  данных
при чтении и записи,  показан на рисунке 8.
            Микросхема 555ЛЛ1 - 4 логических элемента 2ИЛИ предназначена для
формирования сигналов шины управления показана на рисунке 9.
      Микросхема 1533ЛЕ1 - 4 логических элемента 2ИЛИ-НЕ  предназначена  для
формирования сигналов шины  управления  и  дешифратора  адреса  показана  на
рисунке 10.
      Микросхема  1533ИД7-  двоичный   дешифратор   на   восем   направлений
использован  для  дешифрации  адреса  и  выбора  соответствующей  микрасхемы
памяти. На рисунке 11 токазано условно графеческое обознечение

        Адаптер параллельного интерфейса построен на ИМС КР580ВВ55А, который
обеспечивает стробированный  и  нестробированный  ввод/вывод  информации  по
параллельным каналам связи, сбор данных с внешних измерительных устройств  и
(или) управление исполнительными устройствами.



        Микросхема  КР580ВВ55А  —  программируемое  устройство  ввода/вывода
параллельной  информации,  применяется  в  качестве  элемента   ввода/вывода
общего назначения, сопрягающего  различные  типы  периферийных  устройств  с
магистралью  данных  систем  обработки  информации.   Условное   графическое
обозначение микросхемы приведено на рис. 12. Назначение выводов приведено  в
таблице 2.
        Обмен информацией между  магистралью  данных  систем  и  микросхемой
КР560ВВ55А осуществляется через 8-разрядный  двунаправленный  трехстабильный
канал данных (D). Для связи с  периферийными  устройствами  используются  24
линии вводам/вывода, сгруппированные в три 8-разрядых  канала  ВА,  ВВ,  ВС,
направление  передачи  информации,  и  режимы  работы  которых  определяются
программным способом.



        Память программ хранится в постоянном  запоминающем  устройстве  ПЗУ
выполненом на ИМС К573РФ8 представляет  собой  многократное  программируемое
ПЗУ,  выполненное  по  ЛИЗМОП  технологии.  Стирание  записанной  информации
производится с  помощью  ультрафиолетового  облучения.  Емкость  ИМС  573РФ8
составляет 32К*8 бит. Условное графическое обозначение микросхемы  приведено
на рис. 13.
             Промежуточные  значения  вычислений  хранятся   в   оперативном
запоминающем устройстве (ОЗУ) построенном на микросхеме К537РУ17  8К*8  бит.
Обозначение микросхемы приведено на рис. 14.
       Микросхемы этой серии представляют из себя ОЗУ статического типа т.е.
 каждый элемент памяти выполнен на тригерах.  Микросхема  выполнена  на  МОП
транзисторах.
      В устройствах памяти на этих  микросхемах  для  снижения  потребляемой
мощьности следует предусматреть возможнось автоматического  переключения  на
источник с меньшим напряжением  для  хранения   информации  достаточно   2,2
вольта. Также может быть предусмотрен  дополнительный источник  питания  для
обеспечения  автономной  работы  блока  памяти  при   случайном   отключении
питания.



             2.Разработка принципиальной схемы  микроконтроллера
                     2.1 Разработка процессорного модуля
      Микропроцессорное ядро (процессорный модуль, ПМ)  самая  важная  часть
микроконтроллера.  Для построения процессорного ядра   прежде  всего  решают
задачу тактирования МП в 8088 это  делают  с  помощью  тактового  генератора
к1810ГФ4.   Кроме   этого   необходимо   произвести    демультиплексирование
магистрали  адрес-данные  и  формирование  шины  управления  в  максимальном
режиме с помощью контроллера системной шины.
      На  рисунке  15  показана  схема  синхронизации  работы  процессора  и
сброса. Сигналы синхронизации  формируются  из  колебаний  оснавной  частоты
кварцевого резонатора  ZQ1,  подключенного  ко  входам   Х1,Х2,  микросхемы,
через конденсатор C1 емкостью 3…10 пф. Частота работы процессора 5мгц [pic]
частота кварцевого резонатора = 3F*fраб  МП  (при  использовании  к1810ГФ4).
Сигнал готовности формируется при наличии на входе  хотябы  одного  из  REY1
или 2. Ко входу RES подключена время задающая RC цепочка  которая  формирует
длительность   сигнала   сброса    R=510    кОм,C=1    мКф      (минимальная
продолжительность сигнала сброс 50мкс).
      Максимальный режим работы предназначен для работы   ЦП  с  несколькими
МП или  сопроцессором для  этого  на  вход  микропроцессора  MN\MX  подается
значение логической (1). Организация буферизации шины  показана  на  рисунке
16.  Регистры  DD  4,  DD  5,   DD   6,   запоминают   адрес   установленный
микропроцессором   по  приходу  сигнала  ALE   (строб   адреса),   на   вход
«строб(STB)» каждого из регистров смотри  рисунок  17  “Временные  диаграммы
работы процессора”. Адрес устанавливается в первом цикле  Т1  (выделено  см.
рис) и сохраняется до канца цикла.

.[pic]



       Буферный  усилитель  DD7  усиливает  сигналы  шины  данных   в   двух
направлениях это нужно для обеспечения нормальной работы  процессора (из  за
нагрузочной способности входов МП). Буферный усилитель  управляется  стробом
данных (DEN) МП  (контроллер  системной  шины  DD12  в  максимальном  режиме
работы МП), который подается на вход OE микросхемы  DD7  в  каждом  машинном
цикле см.(рис 18)  и  сигналом   определяющим  направление  передачи  данных
(DT\R) он подается на вход T.
       Шина  управления  формируется  с  помощью   микросхемы   DD12.   Блок
управления работает по таблице истиности (минимальный режим  таблица  3).  И
по таблице  в максимальном с помошью контроллера системной шины

Таблица 3. Алгоритм работа схемы управления
|RD   |WR    |M\IO    |MEMR       |MEMWR         |IO\R        |IO\WR     |
|1    |1     |1       |1          |1             |1           |1         |
|0    |1     |1       |0          |1             |1           |1         |
|1    |0     |1       |1          |0             |1           |1         |
|0    |1     |0       |1          |1             |0           |1         |
|1    |0     |0       |1          |1             |1           |0         |



Таблица    декодирования сигналов управления системного контроллера.
|S1 |S2    |S3       |Сигнал          |Тип цикла шины              |
|   |      |         |управления      |                            |
|0  |0     |0        |INTA            |Подтверждение прерывания    |
|0  |0     |1        |IORC            |Чтение ВУ                   |
|0  |1     |0        |IOWC,AIOWC      |Запись ВУ                   |
|0  |1     |1        |-------         |Останов                     |
|1  |0     |0        |MRDC            |Выборка команды             |
|1  |0     |1        |MRDC            |Чтение ЗУ                   |
|1  |1     |0        |MWTC,AMWC       |Запись ЗУ                   |
|1  |1     |1        |-------         |Цикла шины нет              |



                   2.2 Организация памяти микроконтроллера
      Память микрокантроллера  организована  в  соответствии  с  техническим
заданием. ПЗУ-64 кбайт ОЗУ-8 кбайт. На рисунке  19  приведена  карта  памяти
микрокантроллера. Схема блока памяти приведена на рисунке 20.



В блоке на микросхемах DD8 DD9 построено постоянное запоминающее  устройство
а на DD10 построено ОЗУ статического  типа  каждая  микрохема  подключена  к
дешифратору адреса на ПЗУ приходят сигналы чтения  с  шины  управления.  ОЗУ
управляется с помощью 3 сигналов; дешифратор адреса ,чтение  и  запись  шины
управления.
[pic]



              2.3 Организация параллельного порта ввода/вывода

                                    [pic]


      На рисунке 21  приведена  схема  паралельного  порта  ввода\вывода  на
микросхеме DD11. Сигналы чтения и записи подключаются к  шине  управления  к
выходам  чтение  из  ВУ  и  запись  в  ВУ  соответственно,   сигнал   сброса
подключается к линии  RESET  формируемой  микросхемой  DD1,  адресные  входы
подключаются соответственно к шине адреса А0,А1.


                4. Разработка схемы дешифратора адреса памяти
   Дешифратор   адреса   выполняет   функции   включателя   и   выключателя
   соответствующих данному  адресу  микросхем  памяти  блока  памяти  схема
   приведена на на рисунке  22.  Дешифратор  формирует  3  сигнала  CS1,2,3
   соответственно (ПЗУ ПЗУ ОЗУ) См.также карту памяти и таблицу двоичные  и
   десятичные числам таблица 4.
      Таблица 4
|HEX     |BIN                                                           |
|        |19|18|17|16|15|14|13|12|11|10|9 |8 |7 |6 |5 |4 |3 |2 |1 |0 |
|7FFFh   |0 |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |
|FFFFh   |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |
|11FFFh  |0 |0 |0 |1 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |

      [pic]



                                 Заключение

      По полученному заданию было разработано устроуство  закреплены  знания
работы с микропроцессорами  и  получен  полезный  опыт  разработки  подобных
устройств.



                             Список  литературы


1. Хвощ С.Т. и др. Микропроцессоры и микроЭВМ в системах автоматического
управления: Справочник. - Л.: Машиностроение, 1987. - 640 с.
2. Щелкунов Н.Н. Микропроцессорные средства и системы - М.: Радио и связь.
1989 г.
3. Микропроцессорный  комплект  К1810:   Структура,   программирование,
Применение. /Ю М. Казаринов и др. - М.: Высшая школа, 1990.

6. Петровский И.И. и др. Логические ИС К 1533, К 1554: Справочник / В двух
частях. - М.: ТОО "БИНОМ", 1993.
7. Лебедев О.Н. Микросхемы памяти и их применение. - М.: Радио и связь,
1990. -303 с.



-----------------------
микропроцессор

Блок памяти 1
          ПЗУ

Блок памяти 2
          ОЗУ

Устройство ввода\вывода  информации

                                     Шина адреса

                                     Шина данных

                               Шина управления


                                     ВУ



  СР


Рисунок 1. Структурная схема микроконтроллера


ША               ШД
20                   8

                              дешифратор адреса
                                   1533ид7

                                                                           1


                           адрес                2


                                                                           3

                                     увв
                                   580вв55

                                    адрес

                                   данные

                                 управление


                                 Блок памяти
                                ПЗУ 64 кбайт
                               573рф8 (2*32кб)

                                  пзу1 шины
                                    адрес

                                   данные

                                 управление

                                  пзу2 шины
                                    адрес

                                   данные

                                 управление

                                 озу 8 кбайт
                                   537ру17

                                    шины
                                    адрес

                                   данные

                                 управление


                           Микропроцессорное ядро
                                    8088



                                    шины
                                    адрес


                                   данные


                                 управление

D0-D7

A0-A7

ST3-ST7

A16-A19

Рисунок 18. Диаграммы работы микропроцессора в циклах чтения и записи
данных из памяти.

      T1                T2               T3                   T4

                                      t

D0-D7

A0-A7

ST3-ST7

A16-A19

Рисунок 17. Диаграммы работы микропроцессора в режиме установления адреса.

      T1                T2               T3                   T4

                                      t

AD0-AD7

                                      t

A16-A19

                                      t

A15-A8

                                      t

                                     ALE

                                      t

                                    M\IO

                                      t

                                     CLK

Рисунок 2. Структурная схема.

                                     11
                                     12
                                     13
                                     15
                                     16
                                     17
                                     18
                                     19


                                     10
                                      9
                                      8
                                      7
                                      6
                                      5
                                      4
                                      3
                                     25
                                     24
                                     21
                                     23
                                      2
                                     27

                                     22
                                     20
                                     26


Рисунок 14


                                     OE

                                     WR

                                     CS

                                     A0
                                     A1
                                     A2
                                     A3
                                     A4
                                     A5
                                     A6
                                     A7
                                     A8
                                     A9
                                     A10
                                     A11
                                     A12



                                     CS2



                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

                                     RAM

                                     10
                                      9
                                      8
                                      7
                                      6
                                      5
                                      4
                                      3
                                     25
                                     24
                                     21
                                     23
                                      2
                                     26
                                     27

                                     20
                                     22

                                     11
                                     12
                                     13
                                     15
                                     16
                                     17
                                     18
                                     19


Рисунок 13


                                     OE

                                     CS

                                     A0
                                     A1
                                     A2
                                     A3
                                     A4
                                     A5
                                     A6
                                     A7
                                     A8
                                     A9
                                     A10
                                     A11
                                     A12
                                     A13
                                     A14



                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

                                     ROM

Таблица 2


Рисунок 12


                                     14
                                     15
                                     16
                                     17
                                     13
                                     12
                                     11
                                     10

                                     18
                                     19
                                     20
                                     21
                                     22
                                     23
                                     24
                                     25

                                      4
                                      3
                                      2
                                      1
                                     40
                                     39
                                     38
                                     37

                                     34
                                     33
                                     32
                                     31
                                     30
                                     29
                                     28
                                     27

                                      9
                                      8

                                      5

                                     36



                                     35

                                      6



                                     PPI

                                    RESET

                                     WR

                                     CS

                                     RD

MAX



QS0

St


S0



LOCK

S2

                                    AEN1

                                      C

                                     X1
                                     X2

 F/


                                    RDY1


                                    RDY2
                                    RESET


CLK

READY

RESET

                                      G



                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

                                     RG


Рисунок 2. Структурная схема микроконтроллера



                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

                                     A0
                                     A1
                                     A2
                                     A3
                                     A4
                                     A5
                                     A6
                                     A7

                                     B0
                                     B1
                                     B2
                                     B3
                                     B4
                                     B5
                                     B6
                                     B7

                                     C0
                                     C1
                                     C2
                                     C3
                                     C4
                                     C5
                                     C6
                                     C7



Характеристики ИМС:

Рпотр= 680 мВт:
tвыбор= 110 нс.


6
4
5

1
2
3



Рисунок 11


                                     15
                                     14
                                     13
                                     12
                                     11
                                     10
                                      9
                                      7



                                     V3

                                     V2

                                     V1
                                    [pic]


                                      1
                                      2
                                      3

                                     Q0
                                     Q1
                                     Q2
                                     Q3
                                     Q4
                                     Q5
                                     Q6
                                     Q7

                                     DC

3,6,8,11

                                  1,4,9,12

                                  2,5,10,13


Рисунок 9


                                                                           1

1,4,10,13

                                  3,6,8,11

                                  2,5,9,12


Рисунок 10


                                                                           1

                                     18
                                     17
                                     16
                                     15
                                     14
                                     13
                                     12
                                     11

                                      2
                                      3
                                      4
                                      5
                                      6
                                      7
                                      8
                                      9
                                      1
                                     19


Рисунок 8


                                     OE


                                     AD0
                                     AD1
                                     AD2
                                     AD3
                                     AD4
                                     AD5
                                     AD6
                                     AD7
                                      T



                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

                                     BD

                                      3
                                      4
                                      7
                                      8
                                     13
                                     14
                                     17
                                     18

                                     11
                                      1

                                      2
                                      5
                                      6
                                      9
                                     12
                                     15
                                     16
                                     19

                                     A0
                                     A1



                                    RESET



Рисунок 7


                                     OE

                                     D0
                                     D1
                                     D2
                                     D3
                                     D4
                                     D5
                                     D6
                                     D7

STB



Рисунок 6.



                                    AEN2

MAX



HIGH



QS1

RQ/GT0


RQ/GT1



Рисунок. 3

 16
 15
 14
 13
 12
 11
 10
 9

 8
 7
 6
 5
 4
 3
 2
 39

38
37
36
35


25

27

26

32


29


28


                                                                          19


                                                                          22


                                                                          21


                                                                          17


                                                                          18


                                                                          24



                                                                          23


                                                                          34


                                                                          33

                                                                          24

                                                                          31


                                                                          30


                                                                        1,20

                                                                          40



                                     WR

                                    INTA

                                    TEST

                                     SS0

                                     MX

                                     IO

                                     DEN

                                      R

                                     RD

                                     CPU
                                    i8088

AD0-AD7

                                      t

A16-A19

                                      t

A15-A8

                                      t

                                     ALE

                                      t

                                   QS0,QS1

                                      t

                                     CLK

                                      t

                                     RD

                                      t

                                    DT\R

                                      t

AD0-AD7

                                      t

                                     DEN

                                      t

                                     DEN

                                      t

                                    AMWC
                                    AIOWC

ST3-ST7

A16-A19

D0-D7

A0-A7

A16-A19

                                    MWTC
                                    IOWTC

                                      t

                                      t

                                 ПЗУ1(32кб)
                                     DD8


                                 ПЗУ2(32кб)
                                     DD9

                                  ОЗУ (8К)
                                     DD9


                               Не используется

0000h


7FFFh


FFFFh



12000h


FFFFFh


                  Направление из  процессора в шину данных

                                      t

                                      t

                                      t

                              RD ,DT\R- (T DD7)

                                     WR

A16-A19

D0-D7

A0-A7

ST3-ST7

A16-A19

                                      t

                                DEN-(OE DD7)

                                      t

                                      t

AD0-AD7

Рисунок 23. Диаграммы работы буферного усилителя DD7.

                   Направление из шины данных в процессор

                                      t

                                      t

                                DEN-(OE DD7)

                                      t

                                DT\R- (T DD7)

                                      t

                                     RD

D0-D7

A0-A7

ST3-ST7

A16-A19

                                      t

AD0-AD7

                                      t

A16-A19

                                      t

A15-A8

                            Данные  на буфере DD7

                            Данные  на буфере DD7

A0-A7

A15-A8

A16-A19

                                      t

                         Адрес установлен и сохранен

                                    DD 6

                                      t

                         Адрес установлен и сохранен

                                    DD 5

                                      t

                                      t

                                      t

                                      t

                                      t

                         Адрес установлен и сохранен

                                    DD 4

D0-D7

A0-A7

ST3-ST7

A16-A19

AD0-AD7

A16-A19

A15-A8

                                     ALE

                                     CLK

                                      t

Рисунок 23. Диаграммы работы регистров DD4,DD5,DD6.


                                     CLK


                                    READY


                                    RESET


                                     NMI


                                    INTR



????????????????????????????????????????????????????????????????????????????
????????????????????†††???????????†?????????????????????????????????????????
                          ????????????????????????



MN/

                                    INTA

                                    HOLD


                                    HOLDA

                                     GDN

                                     Vcc



                                     AD0
                                     AD1
                                     AD2
                                     AD3
                                     AD4
                                     AD5
                                     AD6
                                     AD7

                                     A8
                                     A9
                                     A10
                                     A11
                                     A12
                                     A13
                                     A14
                                     A15

                                   A16\S3
                                   A17\S4
                                   A18\S5
                                   A19\S6


                                        ALE

                                     DT/



                                     M/



                                     S0

                                     S2

                                     S1

                                     AEN

                                    DT/R

                                    PDEN

                                    INTA

                                    AIOWC

                                    IOWC

                                    IORC

                                    AMWTC

                                    MWTC

                                    MRDC

                                      7
                                      9
                                      8
                                     13
                                     11
                                     12
                                      3

                                      4
                                     16
                                      5

                                     17


                                     20
                                     19
                                     18



                                      2
                                      1
                                      6
                                     15


Рисунок


                                     CLK
                                     IOB

                                     CEN



                                     DEN
                                     ALE
                                     MCE



                                     CB

                            Дешифратор состояния



                        Генератор командных сигналов

Устройство управления

                        Генератор сигналов управления



S0


S1

S2



CLK
AEN
CEN
IOB

Рисунок    .Структурная схема системного контроллера

                                    DT/R

                                    PDEN

                                    INTA

                                    AIOWC

                                    IOWC

                                    IORC

                                    AMWTC

                                    MWTC

                                    MRDC

                                     DEN
                                     ALE
                                     MCE



                                  MRDC IORC

                                      t

ST0-ST1



                                      t





смотреть на рефераты похожие на "Разработка одноплатного микроконтроллера"